有本 和民   Kazutami ARIMOTO

講座・コース 知的インターフェース Kazutami ARIMOTO
役職 教授
生年月 1957年03月生
自室番号 2503
Email arimoto**cse.oka-pu.ac.jp
※利用の際は,** を @に置き換えてください.
学歴 大阪大学基礎工学部電気工学科(1979年3月)
大阪大学大学院基礎工学研究科物理系専攻(修)(1981年3月)
学位 博士(工学)、大阪大学、1993年3月
16メガビットダイナミックRAMの高性能化に関する研究
資格・免許 IEEEフェロー
着任年月 2012年04月
職歴 三菱電機(株)(1981年4月~2003年3月)
(株)ルネサステクノロジ(2003年4月~2010年3月)
ルネサスエレクトロニクス(株)(2010年4月~2012年3月)
専門分野 情報工学(集積回路、組込みシステム)
所属学協会 IEEE、電子情報通信学会、情報処理学会、応用物理学会
現在の研究テーマ 組込みシステム、新機能コンピューティング
主要担当科目
 学部 電子情報回路, 組込みシステム <計算機システム工学>, 回路デザイン演習, 組込みシステム設計方式論, コンピューテング特論, インターンシップ, フレッシュマンセミナー
 大学院 組込みシステム設計方式論, コンピューテング特論
相談・共同研究可能
なテーマ
回路設計、信号処理、通信インターフェース、
研究概要 1.超並列プログラマブルデバイス及びその信号処理応用に関する研究
メモリと細粒度プロセッサを密結合させた超並列リコンフィギャラブルプロセッサで、従来DSP比 2~3桁の処理性能向上と低消費電力化を、顔検出・認識、オブジェクト認識、音場合成等のマルチメディア処理において実現した。
K. Arimoto, et al., ; Continuous design efforts for ubiquitous network era under the physical limitation of advanced CMOS, IEICE TREANS. ELECTRON Vol.E90-C No.4 p.657- 665 Apr. 2007.

2.ディペンダブルシステムのための高信頼ハードウエアアーキテクチャの研究
組み込みシステム向け省電力高性能ディペンダブル通信機構の開発。スケーラブルな冗長通信構成により、ノード間通信におけるディペンダビリティーやロギング機能を低消費電力で実現した。
S. Otani, K.Arimoto et al., "An 80Gb/s Dependable multicore Communication SoC with PCI Express I/F and
Intelligent Interrupt Controller", COOL Chips XIV 2011, April , 2011.

3.SOI向け高性能メモリ・論理回路設計技術に関する研究
キャパシタレス高速・高密度SOIメモリ(TTRAM)を考案し、データ保持特性、低電圧動作に優れた、SOI高密度オンチップメモリIPを実現。
K. Arimoto, et al., ” A High-Density Scalable Twin Transistor RAM(TTRAM) With Verify Control for SOI Platform Memory IPs,” IEEE Journal of Solid-State Circuits, vol. 42, pp. 2611-2619, November 2007.

4.微細化・新構造デバイスと回路技術の協調によるシステム高性能化の研究
高速ネットワークリンク、プログラマブルデバイス等による、微細化デバイス・新規デバイスを適用したシステムの高性能化・高信頼性に関する研究。
H. Kondo, K.Arimoto et al.,“Design and Implementation of a Configurable
Heterogeneous Multicore SoC With Nine CPUs and Two Matrix Processors,”
IEEE Journal of Solid-State Circuits, vol. 43, pp. 892-901, Apr. 2008.
社会における活動 1. ISSCC International Technical Program Committee member 2007~2014
ISSCC Far East Regional Committee Chair 2014
2. A-SSCC Technical Program Committee member 2006~
SoC & Signal Processing Sub-Committee Chair
3. IEEE JSSC Guest Editors January 2011/2012 issue
4. 応用物理学会集積化MEMS技術研究会 2010.4~ 委員長 2014.4~
5. 電子情報通信学会論文誌C/D:編集委員 5回
6. LSIデザインコンテストin 沖縄 審査委員
7. 学振第165委員会委員
8. CPSY(コンピュータシステム研究会) 2013.4~
9. センサシンポジウム委員会 顧問 2014~

受賞 1.第7回LSI IPデザインアワード IP賞受賞(2005)
2.第8回LSI IPデザインアワード IP賞受賞(2006)
3.第9回LSI IPデザインアワード IP賞受賞(2007)
4. SLDM優秀論文章賞 2014
5. DDECS 2014 1st submission successful paper award
研究業績 [学術論文]
1. K.Sakakibara, K.Arimoto, et.al.,"A Translation Method from Timed Petri Nets into Compact Timed Automata" JJAP2015 Feb.
2. T.Yokogawa, K.arimoto, et.al.,"Bounded Model Checking of Time Petri Nets using SAT Solver", IEICE Electronics Express, Vol.*, No.*, 1–7
3. 茅野、有本他、”心臓ペースメーカにおける制御機構の低消費電力化”、生体医工学会誌51巻6号
4. 石川、有本他、”光り輝く日本のイメージングセンサ技術とその応用の今後の取り組み”、映像情報メディア学会誌 2014年1月
5. 近藤、有本 穂か、”共有バス型大規模デジタルシステムを対象とした性能評価の高速化” 電気学会論文誌C, Vol. 134 No. 2 2014年2月
6. T.Yokogawa, K.Arimoto, et.al., "UMLによる組込みソフトウェア設計の検証支援環境の開発",SEC Jounal, 2015.1

[国際学会発表]
1. T.Matsumura, K.Arimoto, et.al., "The LSI Implementation of a Memory Based Field Programmable Device for MCU Peripherals", DDECS 2014 | Electronics and Information Systems.
2. T.Yokogawa, K.Arimoto, et.al., "A Translation Method from Timed Petri Nets into Compact Timed Automata", In the 40th Euromicro Conference series on Software Engineering and Advanced Applications (SEAA 2014)
3. S.Okura, K. Arimoto et. al.,“Green Semiconductor Technology with Ultra-Low Power on-Chip Charge-Recycling Power Circuit and System,” ), A-SSCC2012 session 4.2 2012 Nov.
4. K. Sakakibara, K. Arimoto et. al., “Impact of Subthreshold Hump on Bulk-bias Dependence of Offset Voltage Variability in Weak and Moderate Inversion Regions,” (3/3), CICC2012 session 6.5 2012 Sep.
5. K.Arimoto, et. al., Challenge for Zero Stand-by Power Management- Road-map to the "Normally-Off Computing" A-SSCC 2012 Proceeding of Technical papers, pp408-411.
最終更新日 2016.05.24